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Abstract del Progetto

Il progetto studia un flusso di progettazione che sfrutta la regolarità nella fabbricazione di dispositivi digitali visto a diversi livelli di astrazione. Il progetto intende verificare il ruolo della regolarità a diversi livelli usando come termine di paragone un flusso di progettazione standard.
In particolare, il progetto riguarda l'ottimizzazione della fabbricabilità e la riduzione delle variazioni sistematiche nelle tecnologie nanometriche sfruttando la regolarità a livello architetturale, strutturale e geometrico.
Si propone così la creazione di una metodologia e di una suite di strumenti di progetto che estraggono la regolarità a livello architetturale e strutturale e di automatizzare la creazione di celle complesse e regolari che implementano la funzionalità dei modelli estratti.
Il progetto sviluppa una nuova metodologia di progetto in cui il concetto di regolarità si propaga attravero tutti i livelli di astrazione:

  • Architetturale - i vantaggi della metodologia proposta includono la possibilità di sfruttare le celle complesse e i macro blocchi, fornendo così una maggiore predicibilità delle prestazioni ed una migliore esplorazione dell’architettura nelle prime fasi.
  • Logica - i vantaggi includono la creazione di librerie di celle logiche, migliorando così le prestazioni e la predicibilità delle prestazioni.
  • Fisica – questo approccio consentirà l'utilizzo di tecniche di litografia a basso costo, rendendo conveniente l’utilizzo di tecniche di litografia più avanzate e così l'uso delle tecnologie più avanzate per semiconduttori.
Attraverso l'uso di un insieme più restrittivo di modelli con layout predicibile, la variabilità dovuta ai limiti fisici delle attuali tecniche di litografia industriale può essere ridotta e la resa di produzione può essere migliorata. In particolare, per la logica generica, le restrizioni di layout portano alla perdita nella densità delle celle di librerie quando comparate con i metodi tradizionali. Perchè la riduzione delle dimensioni dei transistor resti interessante, è necessario contrastare gli effetti negativi dei vincoli di regolarità sulla densità logica. E’ quindi importante concentrare la ricerca sullo sviluppo di metodologie di progetto innovative che rimuovano queste limiti.

Responsabile del progetto

Risultati del progetto ed eventuali pubblicazioni scientifiche/brevetti

Publications:

C. Pilato, F. Ferrandi and D. Pandini, "A Fast Heuristic for Extending Standard Cell Libraries with Regular Macro Cells," in Proceedings of IEEE Computer Society Annual Symposium on VLSI (ISVLSI 2010), pp. 23-28, 2010.